这是献给大家的第二篇,文章详细说明了本人近一年来,自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件的朋友可能都会感觉上手比较困难,原因有二:一、对仿真机制不了解,对基于source+testbench的工作流程不熟悉(大多数朋友接触FPGA仿真可能以 waveform的方式);二、对软件的安装和使用不熟悉,Modelsim软件破解和平时常用软件相比要麻烦一些,也不像常用软件那样易于上手。即使入门了,也不一定能够熟练使用,相信很多朋友后仿过程中都碰到过back-annotation error的问题:)与大家一样,我也是这样一步步摸索出来的……
设计语言完全采用verilog, 设计工具采用ModelSim + Debussy。目前我的工作平台是Windows, 使用的版本是ModelSim6.2a + Debussy5.3v9。
为了便于管理,在文件夹的管理上采用分级管理。举一个例子:如果顶层模块是A1;A1划分为B1,B2,B3;B1又划分为C1,C2,B2划分为 C3, C4,B3划分为C5,C6。那么一共建立10个文件夹,分别命名为A1, B1, B2, B3, C1, C2, C3, C4, C5, C6。在各文件夹中存放相应的设计源文件.v和testbench文件.v,这样可以避免单个文件夹中文件过多,给管理上带来不便。
ModelSim有三种操作模式:GUI、Command-line和Batch。GUI模式比较麻烦,又要敲键盘,又要点鼠标,对我这样的懒人不合适:)而且初学者在做后仿的时候,.sdf文件的back-annotation比较难掌握。我推荐的是采用编写.do文件或.bat文件的工作方式。. do文件的编写可以参照ISE自动生成的.fdo(功能仿真)和.tdo(后仿)文件。通过ISE调用ModelSim进行仿真,在工程的文件夹下会生成 *.fdo和*.tdo的文件,用编辑器打开文件查看,是诸如此类的一些命令:
## NOTE: Do not edit this file.
## Auto generated by Project Navigator for Post-PAR Simulation
##
vlib work
## Compile Post-PAR Model
vlog "C:/test/netgen/par/shift_reg_timesim.v"
vlog "testbench.v"
vlog "C:/Xilinx/verilog/src/glbl.v"
vsim -novopt +maxdelays -L simprims_ver -lib work testbench glbl
do {testbench.udo}
view wave
add wave *
add wave .glbl.GSR
view structure
view signals
run 10us
## End
这些命令并不一定都要写上,可以根据自己的需要加以精简,比如一个功能仿真的fsim.do文件如下所示:
vlib work
vlog "PCMSyn.v"
vlog "Timing.v"
vlog "Search.v"
vlog "FSM.v"
vlog "test.v"
vsim -t 1ns -lib work test
view wave
add wave *
view structure
view signals
run 4ms
用ModelSim也可以查看波形图和进行调试,但是Debussy查错比较方便,下面说明如何利用ModelSim和Debussy进行仿真和调试。
在testbench文件中initial begin后需添加两条语句:
$fsdbDumpfile("test.fsdb"); //文件名随便起
$fsdbDumpvars;
点击图标或在cmd下敲vsim启动ModelSim GUI,在Transcript窗口cd到该模块的文件夹下,运行do *.do(*.do为仿真的do文件,比如fsim.do)。ModelSim有个不好的地方,如果仿真波形不对,可能需要查看中间信号以便定位错误,这时用add wave命令添加中间信号后,需要重新run一次,才能看到这些中间信号的值。而采用Debussy查看ModelSim生成的.fsdb文件的话,添加信号后立即就可看到值,给调试带来很大的方便。另外,Debussy还有个很有用的功能叫做active annotation,在nWave窗口点击波形图上的不同时间点,nTrace和nScheme的源代码和示意图上的表示出的信号值会随之变化,也大大方便了查错。关于Debussy的使用方法,请大家参考帮助文档,我只结合自己使用的经验强调2点:
1.在打开.fsdb文件之前,先在nTrace窗口Import Design一下,选择From File,Add所有相关的设计源文件和testbench文件,否则在nWave窗口打开.fsdb文件,用Get Signal添加信号后会显示NF。另外,在Get Signal之前请将ModelSim关掉,否则好像还是会显示NF。
2.再强调一遍,Import Design的时候要将testbench文件也添加进去,否则启动active annotation后,所有信号都会显示NF!这个问题曾郁闷了我很久,所以特别提出来。
可能大家都发现ModelSim的主要作用是产生.fsdb文件,我们并没有用它来进行查错,完全没必要启动GUI。这个问题我思考了很久,最后在网友 hamamdu的帮助下解决了这个问题。用文本编辑器生成一个.bat文件,文件内容和.do文件差不多,不过语句到vsim命令为止,此外vsim命令也要做一些修改,添加-c参数。下面给出一个.bat的例子:
vlib work
vlog "PCMSyn.v"
vlog "Timing.v"
vlog "Search.v"
vlog "FSM.v"
vlog "test.v"
vsim -c work.test
运行这个.bat文件后,将会出现VSIM 1>提示,这时输入run 4ms,回车,将提示fsdb文件产生好了。
经我试验,开启Optimization后,对Command-line操作模式没有影响,但是最后一条语句不可写成vsim -c test,虽然这样也可产生fsdb文件,但是启动active annotation后Debussy软件会报错:(
写的比较仓促,大家试验中发现什么问题,请及时提出来:)
关注者
博客归档
-
▼
2009
(137)
-
▼
三月
(33)
- ouravr
- 碳膜电阻
- 郭天祥Altium Desinger视频教程
- 7805
- 焊接视频
- 热风焊台
- 焊接
- 贴片 电阻
- 电容种类
- 元件价格
- actel 使用问题
- ghost actual size less than reported size
- softice
- 硬盘逻辑序列号更改
- 恒通pcima卡
- actel 使用
- 周立功博客
- verilog 中 wire与 reg区别
- Verilog/Modelsim+Debussy)
- modelsim中怎么看verilog模块内部的信号啊?
- modbus
- 电子网址大全(囊括了个中国优秀电子技术网站)
- 串口通信
- 阻塞 非阻塞
- 74ls244 74ls245 区别
- 2极管压降
- 常用的电平转换方案
- 快克
- 器件家族
- cmos ttl 电平
- 录音软件设置
- 74系列集成电路的分类及区别
- PCMCIA Last modified: Thursday, Feb...
-
▼
三月
(33)
没有评论:
发表评论