modelsim中怎么看verilog模块内部的信号啊？

modelsim中怎么看verilog模块内部的信号啊？
对vhdl的模块将其全部加入波形后，可以直接看到内部信号，

verilog好像看不到啊。。。。。。。。

是否一样的用法呢？
解决方案：在仿真的时候把这个命令加上-voptargs=+acc
举例：vsim -voptargs=+acc work.test_counter